반응형 단위 이득 증폭기1 가산기(adder)와 전압 폴로워(Voltage Follower) 또는 단위 이득 버퍼(Unity-Gain Buffer) / OP-Amp 응용 회로 가산기(Adder) 가산기는 복수개(n개)의 입력을 받아들여 n개 입력으로부터 중첩이 된 신호를 출력으로 나오게 하는 op-amp 응용 회로중 하나이다. 이에 대한 증명은 중첩의 원리(superposition) 또는 KCL을 통해 증명이 가능하다. 회로를 해석하는데에 있어 큰 어려움이 없음으로 KCL을 통해 증명해보도록 한다. KCL을 통한 증명 먼저 아래 사진 1. 가산기 회로에 대해 보게되면 각각의 입력 신호에 저항이 있고, 이 저항을 통한 전류가 OP-AMP의 입력으로 들어옴을 알 수 있다. 각각의 전류 i1, i2 , ... , in의 합은 i가 나오게 되며 i는 피드백 저항으로 전류가 흐름을 알 수 있다. 각각 전류(i1, i2, ... in)는 v1/R1, v2/R2, ... vn/Rn 임을 .. 2021. 11. 7. 이전 1 다음 반응형
