낮은 주파수에서 MOSFET 회로 해석을 할 때는 MOSFET 내부에 있는 기생 커패시턴스값이 매우 작기 때문에 무시하고 넘어갔다.
주파수가 점점 올라가면서 기생 커패시턴스(Parasitic capacitance)가 mosfet 회로의 성능을 감소시키게된다.
LNA, Mixer와 같은 RF front-end 같은 경우 10 GHz 이상의 회로를 설계할 때 기생 커패시턴스와 싸움을 하게된다.
MOSFET의 물리적 모델로부터 시작
물리적인 모델을 통해 MOS의 기생 커패시턴스는 아래와 같이 구분지을 수 있다.
구분 | 설명 |
C1 | 채널과 게이트 사이에 있는 산화 커패시턴스 |
C2 | 기판과 채널 사이에 있는 공핍 커패시턴스 |
C3, C4 | 게이트 폴리와 소스,드레인 영역과 겹침(Overlap)에 의한 커패시턴스 |
C5, C6 | 소스/드레인(S/D) 영역과 기판 사이의 접합 커패시턴스 |
C1 - C4 까지 수식
C1 (채널과 게이트 사이에 있는 산화 커패시턴스) : 설계 시 대게 L은 고정 시킨 값으로 W를 키우게 되는데 이는 C1이 증가함을 의미한다.
C2 (기판과 채널 사이에 있는 공핍 커패시턴스) : Cdep에 추가적인 수식이 있으나 시험 또는 문제 풀이에서는 값이 주어지는게 대부분이다. C2도 마찬가지로 W에 비례 함을 알 수 있다.
C3,4 (게이트 폴리와 소스,드레인 영역과 겹침(Overlap)에 의한 커패시턴스) : 정교한 계산으로 얻어지는 값이기 때문에 W*L_D*Cox라 쓸 수 없는 점을 유의하고 Cov는 overlap Capacitace이다 오버랩 커패시턴스는 대게 fF/um 의 단위를 가지고, 문제를 풀 시에는 값이 정해져 있음을 유의하고, 이 C1, C2와 동일하게 W에 비례한다.
C5, 6의 수식
C5-6은 사실 중요한 부분은 아니다 왜냐면 너무 작은 값을 가지기 때문에 무시할 수 있다.
자세한 내용은 책에 수록이 담겨있지만.. 굳이 봐야하나 싶다.
각 노드로 표현 가능한 기생 커패시턴스들
이제 회로 해석을 위한 MOS 소자의 커패시턴스를 알아보도록 하자
사진 1을 보게되면 각 MOS에 존재하는 기생 커패시턴스를 알 수 있는데, 여기서 우리가 눈여겨 볼 것은 게이트-드레인 커패시턴스(CGD)와 게이트-소스 커패시턴스(CGS)가 중요하다.
기생 커패시턴스 구분 | 중요 구분 | 연관된 C? | 비례하는 변수 |
CGD, CGS | 매우 중요 | C1, C3=C4 | Width(폭, W) |
CDB, CSB | 별로 | C5=C6 | W |
CGB | 필요 없음 | C1, C2 | . |
게이트-드레인, 게이트-소스 커패시턴스 해석
CGD, CGS는 동작 상태에 따라 커패시턴스의 값이 달라지게 되는데, 컷 오프, 트라이오드, 포화 순서에 맞춰서 설명하도록 한다.
이 순서를 왜 정하게 되냐면
I/V 특성을 유도하는 과정에서 채널의 형성과 핀치오프 지점에서 채널 길이의 변화를 고려해본다면 채널과 게이트 사이에 있는 산화 커패시턴스인 C1이 변하게 될 것이다. 따라서 C3, C4는 동일하지만 C1의 변화를 알기 위해 이 부분을 짚고 넘어가는 것이다.
Cut-Off
소자의 전원은 꺼진상태(OFF)이기 때문에 채널이 존재 하지 않게 된다.
따라서 이에대한 결과는 아래와 같다.
Triode 영역 일 때
포화영역에 도달해야 핀치오프가 됨으로 채널은 균일하게 분포되어 있음을 알 수 있다. 따라서 CGD, CGD가 C1의 절반씩 할당하고 있음으로 이는 아래와 같이 표현 가능하다.
사진 2는 이해를 돕기 위한 그림이다. 절반으로 보는 것(노란선)과 같이 이를 수식으로 표현하면 아래와 같다.
Saturation 영역 일 때
사진 3에는 각각 기생 커패시턴스의 식과 그림이 표현되어 있다 사진은 이해를 돕기 위해 그려진 것이다 저 직사각형의 채널을 절반으로 구분하는 선을 가지고 보면 위 식대로 표현이 가능하다.
그 외
CDB, CSB는 C5,6와 같은 값을 가지며, CGB의 결과적인 설명은 아래와 같다.
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