공통 게이트(Common Gate, CG)에 대한 이론을 알아보자

이 글은 수기로 작성된 글이다.
시간이 남으면 가독성을 높이기 위해 글을 수정할 것이다.

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공통 게이트에 대한 자세한 이해가 필요하시다면 아래 링크를 클릭해주세요

 

https://contents.premium.naver.com/informationgs/takeinformationgs/contents/240218112232509zu

[전자회로 1] 공통 게이트 증폭기 (Common-Gate Amplifier)

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공통 게이트는 입력을 소스 단자(Source Terminal)에서 받고, 출력을 드레인 단자(Drain Terminal)에서 나오게 된다.

전압이득의 식을 보면 공통 소스와 별반 다를게 없어 보이지만 공통 소스와 공통 게이트의 차이점은 입력 임피던스의 차이가 있다.

 

낮은 주파수에서 공통 소스의 입력 임피던스는 무한대의 임피던스를 가지지만, 공통 게이트인 경우 1/gm의 입력 임피던스를 가지게 된다.

 

사진 1 공통 게이트 회로

 

RF-Front End 설계를 할 때 광대역(Wideband)의 회로를 설계하고자 할 때는 공통 게이트를 사용하는 논문들이 많음을 알 수 있다.

 

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대신호 해석

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대신호 해석에서는 기존에 공통 소스 부분만 자세히 짚고 넘어가도 이 부분을 다룰 내용이 그리 크지 않다.

 

다만 한가지 알아야 할 점은 공통 게이트는 전압 증폭기로 사용하기에 상당히 힘들다는 것이다.

왜인지 다루어 보도록 한다.

 

식 1을 통해 출력되는 전압을 보도록 한다.

 

식 1

여기까지는 공통소스 증폭기의 대신호 특성과 비슷함을 알 수 있지만 드레인 전류를 자세히 들여다 보면 달라짐을 알 수 있다.

 

식 2

 

식 2에서 공통 게이트의 입력 전압은 소스단자로부터 오게되는데 소스에 큰 전압으로 들어오게 되면 게이트-소스의 전압 차이(Vgs)가 감소하게 되는 문제점이 생깁니다. 소스 단자에 걸리는 전압이 커지는 경우에 어떻게 되는지 보죠

 

사진 2 소스 단자 전압으로 생기는 출력 전압의 변화

 

사진 2와 같이 소스 단자에 큰 전압이 들어온 경우에는 출력전압의 변화가 생기고 이는 드레인 전류의 변화를 의미하게 됩니다 따라서 전압 증폭기로 사용한 경우에는 이런 문제점들이 생김을 알 수 있습니다.

 

(RF Front-End에서 LNA 구조가 CG로 구성된 경우는 문제가 되지 않습니다 RF에서 입력으로 들어온 신호는 매우 작은 전력 신호이기 때문입니다.)

 

CG는 단일로 쓰기에는 문제점이 많은 녀석이지만 CS와 CG의 조합인 캐스코드 증폭기 같은 구조에 사용됩니다.

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소신호 해석

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증명과정은 라자비 식인 (Vout/Vx)*(Vx/Vin)을 따르지 않고 KCL, KVL을 통해 해석했으니 다소 생소하실 수 있습니다.

 

입력 저항이 없는 공통 게이트 해석

 

 

 

사진 1에서의 공통 게이트 회로를 소신호 등가모델로 보게 되면 사진 3과 같으며 사진 3의 중앙에 있는 소신호 등가모델로부터 시작합니다.

 

사진 3. 소신호 등가모델

 

사진 3 소신호 등가모델에서 (1)번(빨간색 동그라미)을 보게 되면 게이트에 인가되는 DC 전압은 변화가 없으므로 AC 그라운드되며, 해당 접지를 입력 vin의 접지로 묶을 수 있습니다. 묶게되면 Vgs 전압은 결국 입력 전압(vin)의 반대 방향이기 때문에 게이트-소스 전압은 음의 부호를 가지는 입력 전압과 동일하게 됩니다.

 

(2)번은 ro와 Rd는 병렬연결로 표현이 가능하고 계산의 편의를 주기 위해 Rp로 표현합니다.

 

간략하게 변환된 회로는 사진 3의 우측으로 표현이 가능하고, Rp와 종속 전압 전류원 사이에 있느 노드에 kcl을 하면 아래와 같습니다.

 

식 3

 

식 3에서 병렬저항에 (-) 부호가 붙는 이유는 전류는 드레인-> 소스로 흐르고, 부하저항도 해당 방향으로 흐르기 때문입니다. 병렬저항에서 흐르는 전류의 방향은 VDD-드레인 단자로 전압 강하를 겪게 되는데 Vout의 (+) 단자가 드레인에 있고 (-) 단자가 그라운드에 있기 때문에 출력 전압의 극성과 전류의 흐르는 방향이 전압 상승함으로 전류는 음의 값을 가지는 것임을 참고 하십시요

 

식 3의 결과는 공통 소스의 전압과 비슷하지만 위상이 "양"의 값을 가짐을 알 수 있습니다.

 

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전류의 극성을 이해하기 힘드신 분들은 아래 링크 참고

2021.07.13 - [회로 해석 기초 지식/Basic] - 전압과 전류, 전력과 에너지 / 회로이론 기초

전압과 전류, 전력과 에너지 / 회로이론 기초

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입력 저항이 있는 공통 게이트 소신호 해석

 

자 입력에 소스 저항(축퇴 저항과 동일)이 있는 공통 게이트를 봅시다.

 

참고 사항으로 사진 4 좌에 있는 회로의 하단 Vin과 Rs는 CS 증폭기를 테브난 등가모델로 표현하여 얻은 값으로 생각하면 좋습니다.

 

사진 4 우측은 좌측을 소신호 등가모델로 표현하고 계산의 편의를 위해 Rp로 바꿔줍니다.

 

사진 4. (좌) 소스 저항이 있는 CG (우) 소신호 등가모델 과정 1

 

아래 사진 5를 보고 kcl 번호와 kvl 번호를 참고하면 아래 증명하는데 있어서 다시 올려다 볼 일이 없다.

 

사진 5. 소신호 등가회로 증명 2

 

KCL (1)을 하는 이유는 저항 Rs의 전압강하로 인해 입력 전압이 변해도 Rs를 통한 전압강하가 있을 수 있음으로 종속 전압 전류원인 gm*vgs를 정의하기 위해 정확한 Vgs의 변화를 알아야 하기 때문이다.

 

KCL (2)를 하는 이유는 gm*vgs를 알았고 입력과 출력의 비 즉 전압 이득을 계산하기 위해 계산하는 것이다.

 

KCL (1)을 통한 증명을 보도록 한다.

 

식 4

Vgs의 전압을 정의 했음으로 KCL (2)를 통해 전압이득을 계산한다.

식 (5)

 

부호가 양의 값을 가진 축퇴 저항을 가지는 공통소스와 동일한 값을 가지는 것을 알 수 있다.

 

입출력 임피던스

 

회로가 가지는 입출력 임피던스는 아래 사진 6과 같다.

 

 

기존에 무한대였던 다른 구조(SF, CS) 입력 임피던스와 달리 유한한 임피던스를 가지며, 출력 임피던스는 축퇴 저항을 가지는 CS와 동일한 출력저항을 가진다.

 

2차 개정에는 입출력 임피던스 계산에 대한 증명과정을 작성하도록 하겠다.

 

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