링 발진기(Ring oscillator) 기초

해당 진도는 매우 많은 양을 자랑한다.

 

PLL 설계를 배우면서 링 발진기에 대해 배우도록 한다. 학부 과정에서는 그리 어렵지 않은 내용들을 다루게 된다.

다만 대학원 과정에서는 많은 수학적인 어려운 부분들이 등장하게 된다.

 

해당 글을 쓰는 블로그 주인장은 해당 내용에 대해 많이 알고 있지는 못함으로 단순 참고용으로 가볍게 읽어주었으면 하는 바램이다.

 

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링 발진기(Ring Oscillator)

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링 발진기의 구성으로는 3개의 공통 소스(Common Source, CS)를 연결하는 링 발진기와 3개의 인버터를 연결한 두가지 방식이 있다.

CS 구조인 링 발진기를 먼저 보도록 하자.

 

1) 세 개의 CS로 구성된 링 발진기

 

피드백 이전 진도에서 다루었던 내용들이 도움이 될 것이다. 그림 1을 보도록 하자.

 

그림 1. 3단 CS 구조의 링 발진기

 

그림 1에서 각각의 CS 증폭기는 부하저항 (RD), 로딩 커패시터 (CD)로 구성되어 있다.

이전 피드백 단원의 예제에서 배웠던 것 처럼 -180° 의 Phase Shift(위상 시프트)를 가지기 위해서는 60° 또는 -60° 의 위상 시프트를 가진다.

 

이는 아래와 같다.

 

식 1

 

3개의 CS 구조가 직렬 연결됨으로 그림 1의 전달 함수의 크기는 아래와 같다.

 

식 2

 

바르크하우젠 조건에 따라 회로의 이득은 1 이상이여야 함으로 CS 증폭기의 저주파 이득은 2 이상이여야 한다.

 

2) 인버터 구조의 링 발진기

 

그림 1에서 부하저항 (RD) 대신에 PMOS 전류원으로 대체하게 되면 CMOS 인버터 구조의 링 발진기는 아래와 같다.

 

그림 2. CMOS 인버터와 지연시간에 따른 동작

 

(2판 마이크로 전자회로에서는 그림에 대해 잘못 표기되어 다른 교재를 참고)

 

VZ(=M1 입력, M3 출력)이 0일 때 VX는 1이 나온다. TD는 트랜지스터의 커패시턴스로 인해 생기는 지연시간이다.

VX의 입력은 M2의 출력인 VY까지 나오는데에 있어 TD만큼의 지연을 가지게 되고 VZ까지 또 나오는데에 TD만큼의 지연시간을 가지게 된다.

 

 3단 CMOS 인버터의 입출력의 한 주기는 6TD가 된다. 주파수는 1/(6TD)가 된다. [f=1/T]

저주파 이득은 아래와 같이 변경된다.

 

식 3

 

 

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감사의 글

 
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발진기, VCO와 PLL에 대한 통합 내용은

2022.03.08 - [회로 관련 전공/VCO(전압 제어 발진기)] - 전압 제어 발진기(VCO)에 대한 이론 정리

전압 제어 발진기(VCO)에 대한 이론 정리

발진기에 대한 내용은

아래 링크를 통해 다음 진도와 전자회로 2의 모든 내용을 확인하실 수 있습니다.

2022.01.12 - [전공(Major)/전자회로 2 과정] - 전자회로 2 커리큘럼

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