음의 저항(Negative Resistance)과 1-단자 관점에서의 발진기

이 글은 LC 발진기의 기초적인 내용을 다루고 있다.

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이전 진도

2022.04.05 - [회로 관련 전공/회로 과정 통합 글] - 병렬 LC 탱크(Parallel LC Tank)와 손실 탱크(Lossy Tank)

병렬 LC 탱크(Parallel LC Tank)와 손실 탱크(Lossy Tank)

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이번 포스팅은 상호 결합 발진기(Cross Coupled Oscillator)를 들어가기 전에 이해하는 내용이다.

이전 진도에서 손실 탱크는 기생 저항 성분인 Rp가 에너지를 손실시키는 것을 알 수 있었다.

 

이번 포스팅에서는 Rp의 손실을 상쇄시키는 능동 회로에 대해 알아보도록 한다.

 

참고로 음의 저항을 이용해서 쓴 다양한 논문들도 발견된다.

 

먼저 음의 저항 (Negative resistance) 를 왜 만들어줘야 하는지에 대해 의문을 가져야 한다.

 

위에서 언급된 포스팅을 다시 정리해보도록 하자.

 

1) 이상적인 경우에 관심 주파수 ω1 에서 임피던스는 무한대로 올라간다.

2) 하지만 실제 LC 탱크인 경우 인덕터에 존재하는 기생 저항 성분으로 인해서 관심 주파수 ω1 에서는 최대 저항 성분이 Rp 였음을 확인했다. (Rp는 기생 저항이기 때문에 매우 낮다)

3) 기생 저항 성분이 손실을 유발한다. (아래 설명에서 계속)

 

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손실 탱크(Lossy Tank)의 에너지 손실

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그림 1과 같이 초기 전압이 V0가 인가된 이상적인 LC 탱크를 고려해보자

 

그림 1. 초기 전압 (V0)인 이상적인 LC 탱크

 

초기 전압이 V0 라는 의미는 t=0s 일 때 C1이 완전히 충전되었음을 의미하게 된다.

출력 전압(Vout)은 아래와 같다.

 

식 1

 

t=0s+t1 일 때 즉 초기 상태 이후에 커패시터 (C1)은 인덕터를 통해 방전을 시작하게 된다 이는 아래 그림 2로 설명할 수 있다.

 

그림 2. t=0s+t1 일 때 커패시터의 방전

 

그림 2와 같이 t1이 Vout을 0으로 만들 때 커패시터의 방전으로 인해서 인덕터 (L1)는 전류 에너지가 C1 -V0 방향으로 다시 충전시킨다. (그림 3)

 

그림 3. 인덕터의 전류 에너지가 커패시터를 다시 충전시킴

 

커패시터가 반대 방향으로 충전이 되었을 때 출력 전압(Vout)은 식 1과 반대의 극성을 가지는 전압이 된다.

 

식 2

 

커패시터의 충방전을 시간에 따라 그래프로 도시화하면 아래와 같다.

 

그림 4. 초기전압이 인가된 이상적인 LC 탱크의 출력 전압

 

기생 저항 (Rp)이 고려된 LC 탱크는 아래와 같다.

 

그림 5. 커패시터가 충전된 손실 탱크 회로

 

위에서 언급한 순서대로 커패시터에 충전된 전압이 인덕터와 저항으로 흐르게 되고 반복하게 된다.

 

그림 6. 커패시터 방전과 인턱터 에너지의 충방전

 

그림 4와 같이 시간에 따라 출력 전압의 변화를 도시화 하면 아래와 같다.

 

그림 6-1) 손실 탱크의 출력 전압의 변화

 

정리하자면 Rp로 인해 발진을 지속하기 어려움을 그림 6을 통해 알 수 있다.

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음의 저항

(Negative Resistance)

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손실 탱크 (Lossy Tank)에서 Rp가 발진을 하는데에 방해하는 요소가 됨을 알 수 있으며 아래와 같은 음의 저항이 필요로 하게 되는 것이다.

 

그림 7. 음의 저항으로 인한 에너지 손실을 상쇄시켜주는 예

 

그림 7에서 병렬 저항만 고려하면 아래와 같다

 

그림 8. 병렬 저항(Rt)

 

병렬 저항의 조합을 Rt라 정의하고 계산하게 되면 아래와 같다.

 

식 3

 

 

이는 그림 7을 아래와 같이 수정이 가능하다.

 

그림 9. 음의 저항으로 인해 개방 회로 생성

 

그림 9와 표현된 것 처럼 음의 저항 덕분에 그림 1과 같이 이상적인 LC 탱크로써 동작을 할 수 있다.

 

소신호 음의 저항

 

먼저 아래의 회로의 소신호 등가모델을 함께 보도록 하자

 

그림 10.음의 저항이 나타나는 회로

 

 

회로 해석의 순서는 아래와 같다. 

 

1) 소신호 등가모델에서 KCL로 C1, Vgs, C2에 걸리는 전압 강하를 계산한다.

 

2) KVL을 적용하여 임피던스를 테스트 전원에 흐르는 전압과 전류로 알 수 있다.

 

먼저 Vgs를 계산해보도록 한다. Vgs에 걸리는 전압은 아래와 같다.

 

식 4

 

소신호 전류 id는 gmvgs 임으로 아래와 같다.

 

식 5

 

C2에 흐르는 전류는 KCL을 통해 구할 수 있다 따라서 아래와 같다.

 

식 6

 

그림 10 소신호 모델에서 KVL을 적용하여 나온 결과로 임피던스는 아래와 같이 얻을 수 있다.

 

식 7

 

식 7은 그림 10에서 노드 x,y 사이에 나타나는 소신호 임피던스를 나타낸다. s=jω를 대입하고 식 7을 통해 Zt 임피던스의 모델링은 아래와 같이 표현할 수 있다.

 

그림 11. 식 7의 등가 임피던스 표현

 

 

이제 그림 7과 같이 -Rp를 만들어 주기 위해 다음과 같은 회로를 고려해보자

 

그림 12. 기본 3점 발진기

 

그림 12 를 통해 알 수 있는 점은 그림 6과 6-1에서 알 수 있듯이 긴 도선의 저항으로 발생한 기생 저항 Rs로 인해 관심 주파수에서 에너지 손실로 인해 발진 크기는 줄어들 것이다. 따라서 음의 임피던스를 가진 (-gm/(C1C2ω^2)) 항을 Rs와 같게 해준다면 아래와 같이 설명 할 수 있을 것이다.

 

식 8

 

같게 된다면 L과 C 성분만이 남게 될 것이고 이는 발진 주파수 ω1(또는 ω0) 에서 무한대의 임피던스를 가지게 된다.

(이해가 안된다면 처음 보았던 링크를 읽어볼 것)

 

식 9

 

 

2022.03.26 - [회로 관련 전공/RF 설계 기초 개념] - 양호도(Q, Quality Factor)

양호도(Q, Quality Factor)

 

위 링크를 통해서 알 수 있듯이

직-병렬 수동변환에서 (s는 series를 이야기 한 것)

 

식 10

 

식 11

 

 

식 10, 11을 참고해 식 8에 적용하면 아래와 같다.

 

식 12

 

식 12에 식 9를 참고하고 gmRp에 대해 정리하면 아래와 같다.

 

식 13

 

C1=C2 일 때 식 13은 4이다.

 

'4'의 의미는 트랜지스터는 충분한 트랜스컨덕턴스(gm)을 제공해야 하고, gmRp는 4 이상을 가져야 한다.

 

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감사의 글

 
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발진기, VCO와 PLL에 대한 통합 내용은

2022.03.08 - [회로 관련 전공/VCO(전압 제어 발진기)] - 전압 제어 발진기(VCO)에 대한 이론 정리

전압 제어 발진기(VCO)에 대한 이론 정리

발진기에 대한 내용은

아래 링크를 통해 다음 진도와 전자회로 2의 모든 내용을 확인하실 수 있습니다.

2022.01.12 - [전공(Major)/전자회로 2 과정] - 전자회로 2 커리큘럼

전자회로 2 커리큘럼

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