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기본 토폴로지로 구성된 1단 연산증폭기(one stage op amp) 개인 학습장입니다. 부족한 부분이 있다면 많은 지적바랍니다. 기본 토폴로지로 구성된 1단 연산증폭기 연산 증폭기는 차동(differential) 입력을 받아 단일(single) 출력을 나가는 differential input and single-ended op. amp가 있고 차동 입력을 받아 차동 출력으로 나가는 differential input and differential output op. amp가 있다. 해당 구조는 각각 전류 거울이 active load 역할을 하는 차동증폭기와 일반적인 차동 증폭기가 대표적인 예시이다. 아래 그림 1은 위에 언급한 구조들을 보여준다. 그림 1 구조들의 낮은 주파수 이득은 아래와 같다. 식 1을 통해 그림 1과 같은 기본 토폴로지로 구성된 OP amp는 서브마이.. 2023. 2. 6.
연산 증폭기(Operational Amplifier)에 대한 글 정리 Chapter 1 연산 증폭기에 대한 이해 2021.05.29 - [회로 관련 전공/연산 증폭기(Operational Amplifier)] - 연산 증폭기 기초 (Op amp basic) 연산 증폭기 기초 (Op amp basic) 목차 1. 연산 증폭기에 대한 간략한 서론 2. 이상적인 연산 증폭기 부록 1. 증폭기에 대한 간단한 설명 연산 증폭기에 대한 간략한 서론 연산 증폭기는 요즘 개별 및 집적 회로 즉 능동 필터, 디지 doctorinformationgs.tistory.com Chapter 2 연산 증폭기를 이용한 응용 회로들 2021.06.26 - [회로 관련 전공/연산 증폭기(Operational Amplifier)] - 연산 증폭기 응용 1편(반전 증폭기와 비반전 증폭기) 연산 증폭기 응용.. 2023. 1. 30.
테브난 등가회로와 노턴 등가회로 편리한 회로해석 기법 중 테브난과 노턴등가 회로는 실제 회로 해석을 할 때 많이 쓰이는 기법 중 하나이다. 간략하게 설명하자면 어떤 복잡한 회로망을 단 하나의 전압원과 내부저항 또는 하나의 전류원과 내부 저항으로 표현하는 것이다. 1 포트 회로망 (1-Port Network) 먼저 포트 (Port)는 어떤 신호가 회로망으로 들어가거나 나오는 단자 쌍을 말한다. 1 포트 회로망(1-Port Network) 또는 1 포트(One-Port)란 단자를 2개만 가지는 회로망인 경우를 의미하며 단자 한쌍인 경우 1포트 회로망, 두 쌍인 경우 2포트 회로망 그리고 여러개인 경우 다포트 회로망(multiport network)이라고 부른다. 아래 그림 1을 보도록 한다. 그림 1과 같은 회로망에서 외부에서 1 포트의 .. 2023. 1. 27.
단순 과거와 현재 완료 보호되어 있는 글 입니다. 2023. 1. 26.
2023 상반기 글 작성 목표.. 어느덧 2023년이 밝았습니다. 작년은 프로젝트와 mpw로 인해 글쓰는 시간이 없었는데 올해 상반기는 많은 것들을 해볼 생각입니다. 전자회로 1, 2 & 회로이론 1, 2 회로이론 같은 경우 전체적으로 리뉴얼을 할 생각입니다. PSPICE를 이용한 회로 해석으로 바꿔볼까합니다. 대략적인 일정 (2월 ~ 3월) 1주 2주 3주 4주 2월 테브난, LC 2차 회로 3차 회로 3월 (아직 안정함) 일단 여태 작성한 글들을 다시 정갈하게 수정할 예정입니다. 1주 2주 3주 4주 2월 전자회로 1 과정 3월 전자회로 2 과정 고체전자물리, 집적회로소자 졸업시험을 위해.. 반도체 결정구조는 생략하고 MOSFET 물리까지 적어볼 생각입니다. 1주 2주 3주 4주 2월 원자와 전자 (양자 역학 부분) 캐리어 모델링 3.. 2023. 1. 11.
하계, 동계 방학 회로 설계반 모집 방학기간동안 유익한 시간을 보내기 위한 과정으로 학부 레벨에서 배울 수 있는 기본반부터 상급반까지 다양한 회로들을 설계해보는 것입니다. 해당 과정은 방학기간에만 개설됩니다. 동계 방학기간 1월 1일 - 2월 28일까지 (2달) 하계 방학기간 7월 1일 - 8월 31일까지 (2달) 과정을 읽어보시고 원하는 코스 문의를 아래 링크에 있는 오픈 카카오톡으로 연락주시면 되겠습니다. https://open.kakao.com/o/smAeY9Ad 전자회로 기초 설계 해당과정은 전자회로 1을 듣지 않아도 아래 선행과목을 이수 했다면 충분히 들을 수 있다. 1 주차 문제지와 답지 (유료) https://contents.premium.naver.com/informationgs/takeinformationgs/content.. 2022. 12. 26.
Layout 극 초보 탈출기.. 1. MOSFET 관련 65 nm 와 다르게 28 nm 의 MOS는 다르게 생겨서 좀 복잡시렵게 생겼는데 MOS의 드레인과 소스 단자의 메탈을 지정해 줄 수 있다. 초기값으로 Gate, Drain, Source가 전부 메탈 1인데 현재 초보인 나는 gate는 via를 통해 메탈2, 드레인은 메탈 4, 소스는 메탈 3을 쓴다. 기타 1) 커서 이동을 촘촘하게 움직이여야 할 때 처음 레이아웃을 할 때는 촘촘하게 셋 되다가 몇번 껏다 켜보면 커서의 움직임이 큼직큼직 할 때가 있다.. 그럴 때는 'E' 키를 눌러 X, Y snap spacing을 0.001로 줄여주면 된다. 계속 작성 2022. 12. 22.
지옥의 LVS.. Incorrect Nets Type .1 (incorrects ports type 1 & 2를 해결하니 사라졌다.) Layout name Source name Net. # number / 레이아웃 넷의 이름 Net. # number / 스케메틱상 넷의 이름 Incorrect Ports Type 1. missing port -> ~~ on net LVS 결과에서 나온 문제 Layout name Source name ** missing port ** ~~ on net : ~~ --> 해당 경우는 뭐랄까.. 스케메틱상과 레이아웃 상에서 연결이 안되었음을 이야기하는데.. 어쨋든 기계적(컴터라는 놈이 읽기엔)으로 연결이 안된거다. 분명.. 우리 두뇌에선 연결됬다 했는데.. 해결하기 위해.. 수정후 다시 LVS를 .. 2022. 12. 20.
[virtuoso] port의 dbm, second tone 항이 보이지 않는 경우 위 그림과 같은 설정이 나와야하는데 아래 사진과 같이 나오지 않는 경우가 있다 schematic window - 좌측 상단 Option - Tool Filter - 모두 체크 위 과정을 거치고 확인해보면 맨 처음 나온 사진과 같이 나옴을 확인 할 수 있다. 2022. 11. 18.
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