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회로 관련 전공123

기본 토폴로지로 구성된 1단 연산증폭기(one stage op amp) 개인 학습장입니다. 부족한 부분이 있다면 많은 지적바랍니다. 기본 토폴로지로 구성된 1단 연산증폭기 연산 증폭기는 차동(differential) 입력을 받아 단일(single) 출력을 나가는 differential input and single-ended op. amp가 있고 차동 입력을 받아 차동 출력으로 나가는 differential input and differential output op. amp가 있다. 해당 구조는 각각 전류 거울이 active load 역할을 하는 차동증폭기와 일반적인 차동 증폭기가 대표적인 예시이다. 아래 그림 1은 위에 언급한 구조들을 보여준다. 그림 1 구조들의 낮은 주파수 이득은 아래와 같다. 식 1을 통해 그림 1과 같은 기본 토폴로지로 구성된 OP amp는 서브마이.. 2023. 2. 6.
연산 증폭기(Operational Amplifier)에 대한 글 정리 Chapter 1 연산 증폭기에 대한 이해 2021.05.29 - [회로 관련 전공/연산 증폭기(Operational Amplifier)] - 연산 증폭기 기초 (Op amp basic) 연산 증폭기 기초 (Op amp basic) 목차 1. 연산 증폭기에 대한 간략한 서론 2. 이상적인 연산 증폭기 부록 1. 증폭기에 대한 간단한 설명 연산 증폭기에 대한 간략한 서론 연산 증폭기는 요즘 개별 및 집적 회로 즉 능동 필터, 디지 doctorinformationgs.tistory.com Chapter 2 연산 증폭기를 이용한 응용 회로들 2021.06.26 - [회로 관련 전공/연산 증폭기(Operational Amplifier)] - 연산 증폭기 응용 1편(반전 증폭기와 비반전 증폭기) 연산 증폭기 응용.. 2023. 1. 30.
테브난 등가회로와 노턴 등가회로 편리한 회로해석 기법 중 테브난과 노턴등가 회로는 실제 회로 해석을 할 때 많이 쓰이는 기법 중 하나이다. 간략하게 설명하자면 어떤 복잡한 회로망을 단 하나의 전압원과 내부저항 또는 하나의 전류원과 내부 저항으로 표현하는 것이다. 1 포트 회로망 (1-Port Network) 먼저 포트 (Port)는 어떤 신호가 회로망으로 들어가거나 나오는 단자 쌍을 말한다. 1 포트 회로망(1-Port Network) 또는 1 포트(One-Port)란 단자를 2개만 가지는 회로망인 경우를 의미하며 단자 한쌍인 경우 1포트 회로망, 두 쌍인 경우 2포트 회로망 그리고 여러개인 경우 다포트 회로망(multiport network)이라고 부른다. 아래 그림 1을 보도록 한다. 그림 1과 같은 회로망에서 외부에서 1 포트의 .. 2023. 1. 27.
하계, 동계 방학 회로 설계반 모집 방학기간동안 유익한 시간을 보내기 위한 과정으로 학부 레벨에서 배울 수 있는 기본반부터 상급반까지 다양한 회로들을 설계해보는 것입니다. 해당 과정은 방학기간에만 개설됩니다. 동계 방학기간 1월 1일 - 2월 28일까지 (2달) 하계 방학기간 7월 1일 - 8월 31일까지 (2달) 과정을 읽어보시고 원하는 코스 문의를 아래 링크에 있는 오픈 카카오톡으로 연락주시면 되겠습니다. https://open.kakao.com/o/smAeY9Ad 전자회로 기초 설계 해당과정은 전자회로 1을 듣지 않아도 아래 선행과목을 이수 했다면 충분히 들을 수 있다. 1 주차 문제지와 답지 (유료) https://contents.premium.naver.com/informationgs/takeinformationgs/content.. 2022. 12. 26.
TYPE-Ⅱ(2) PLL에 대한 정리 개인적인 학습노트입니다. 수업에 쓰였던 자료와 박병하 교수님의 "재능 기부 강의"를 참고했습니다. 바쁘신 와중에 영상을 올려주신 박병하 교수님 감사합니다. PFD/CP PLL은 아래 그림 1과 같이 전체적이 개략도를 알 수 있다. PFD 동작의 개념도 Conceptual PFD Operation PFD는 Phase와 Freq 성분 둘 다 감지하는 장치이다. A 입력은 Ref 신호를 받고 B 입력은 VCO(또는 Divider를 통해 나온 출력)이고, Q_A는 전하 펌프 드라이브를 UP을 시켜준다. PFD의 상태도를 먼저 이해하도록 한다. 상태도에서 어떤 신호는 상승 엣지를 감지하며, 상태 0 (State 0)에서 어떤 신호가 들어오느냐에 따라 상태 1, 2, 0을 왔다 갔다 할 것이다. (1) Ref 와 .. 2022. 7. 25.
기본 PLL(Phase-Locked Loop) 구조와 TYPE-1 PLL에 대해 개인적인 학습 노트입니다. 모르는것도 많고 부족한 부분들이 많습니다. 단지 공부 한 내용들을 기억하고 싶어서 적게 되었습니다. PLL은 출력 위상을 입력 위상과 비교하는 피드백 시스템이다. 비교 동작은 위상 검출기가 수행하게 되는데 알아보도록 하자. 위상 or 주파수 검출기 (Phase Frequency Detector) PD는 위상(또는 주차수) 차를 검출하는 장치이고 위상 차이에 비례하는 출력신호를 발생한다. 아래 그림2을 보도록 하자. 어떤 기존 신호 V1(t) 출력을 감지하는 신호 V2(t)의 위상 차(or time)이다. 그림 1에서 Φ1은 위상의 차이를 표현한 것이고 시간으로 표현하면 주기 (T_in)이고, 라디안으로 표현하면 2π임을 알 수 있다. 시간차는 아래와 같이 표현할 수 있다. 시간.. 2022. 7. 24.
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