잡음을 고려한 차동증폭기 회로 설계(Design of the differential amplifier considering Noise)

전체적인 설계 정리

 

1. 토폴로지 선택(저항, 캐스코드, 축퇴형)

  - 제일 간단한 저항성 부하를 먼저 선택하는 것이 좋다.

 

2. Length를 선택

 - 해당 공정에서 제공하는 가장 낮은 L을 선택하는 것이 좋다.

 

3. Vov를 선택

 

식 14에서 얻어진다.

 

4. 출력 잡음 요건을 만족하는 CL을 계산하고 만약 CL*>CL이면 CL을 CL*로 대체한다 

 

 

 

5. 키 디자인 방정식으로 부터 드레인 전류를 구한다.

 

식 9에서 얻어짐

 

6. 바이어스 전류를 위한 W와 부하저항을 계산한다.

 

1) W

gm을 통해 W를 알 수 있다.

2) 부하저항

 

대역폭 수식을 통해 RD 선택

 

 

 

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서 론

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잡음은 10년전만 해도 심각하게 고려되지는 않았다.

전압 마진은 data-rate가 올라감으로써 감소되었으며 신호들은 결적정인 간섭들에 의해서 좀 더 방해받게 되었다.

현대 고속 설계는 적절한 동작을 위한 잡음 해석이 필요하다.

 

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목표 출력 잡음을 위한 차동 증폭기 설계

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용량성 부하 CL이 구동되는 차동 전압 증폭기를 설계하고 A의 이득과 대역폭, RMS 출력 잡음 전압을 이룬다.

(MOS 기생 커패시터 효과는 무시한다)

 

Step 1) GBW 타겟에 맞는 Id 구하기

 

지난 주파수 응답을 고려한 차동증폭기 설계에서 다루었으며 그에 대한 정리는 아래 그림 1로 정리하였다.

기생 커패시턴스가 무시가 된다면 중앙에 있는 식을 사용하면 되고, 현재는 MOS 기생 커패시터를 무시한다.

 

그림 1. 주파수 응답을 고려한 차동증폭기 설계 요약

 

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주파수 응답을 고려한 차동증폭기

 

2021.11.30 - [전공(Major)/전자회로와 아날로그 회로설계] - 주파수 응답을 고려한 차동 증폭기(How to Design Differential Amplifier)

주파수 응답을 고려한 차동 증폭기(How to Design Differential Amplifier)

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Step 2) 출력 잡음 목표를 맞추는 CL* 을 찾는다

 

잡음 계산을 위해 로드 캐패시턴스가 CL*로 주어졌다고 가정하고(잡음 제한 증폭기의 경우 CL보다 클 수 있음) 출력 잡음 전력을 구합니다.

 

기존 잡음 포스팅에서 알았던 입력 잡음 PSD와 저항과 MOSFET로 인한 잡음 출력 잡음 전력은 아래 식 1과 같다.

 

식 1

 

주파수를 고려한 차동증폭기 설계 포스팅에서 I_D를 구하기 위한 과정과 동일한 방법으로 CL*에 대해 식을 쓰면 아래와 같다.

 

식 2

 

그림 2. CL*이 추가된 차동증폭기(Vip의 입력은 +이다. 오타이니 주의)

 

CL* > CL인 경우 추가 로드 캐패시턴스를 부착해야 함을 의미하며, 증가된 CL*에 대한 결과 ID는 다음과 같이 주어집니다. CL*은 식3과 같이 주어진다.

 

식 3

 

식 4

 

MOSFET의 기생 커패시턴스를 고려하지 않으니 우리는 그림 1에 적혀있는 식에서 CL이 CL*로 바뀌었음을 인지하고 CL*을 대입하여 풀어보면 위와 같다.

 

Step 3) GBW 제한 VS 잡음 제한

 

1) CL* < CL인 경우

 

잡음 목표는 설계가 GBW 스펙을 맞추었을 경우 자동적으로 달성된다.(GBW 제한)

--> 드레인 전류는 GBW에 대략 비례한다.

 

2) CL* > CL인 경우

 

추가적인 커패시턴스는 잡음 레벨을 낮추기 위해 요구되며 기존의 GBW 스펙을 맞추기 위해서 드레인 전류(ID)를 증가시킨다. (잡음 제한)

 

--> 드레인 전류는 출력 잡음 전압에 대략 비례하며 스펙을 맞추는 것이 더 어렵다.

 

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