기본 PLL(Phase-Locked Loop) 구조와 TYPE-1 PLL에 대해

개인적인 학습 노트입니다.
모르는것도 많고 부족한 부분들이 많습니다.
단지 공부 한 내용들을 기억하고 싶어서 적게 되었습니다.

PLL은 출력 위상을 입력 위상과 비교하는 피드백 시스템이다.

비교 동작은 위상 검출기가 수행하게 되는데 알아보도록 하자.

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위상 or 주파수 검출기

(Phase Frequency Detector)

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그림 1. 위상 검출기의 간단한 표현

 

PD는 위상(또는 주차수) 차를 검출하는 장치이고 위상 차이에 비례하는 출력신호를 발생한다. 아래 그림2을 보도록 하자.

 

그림 2. 위상 검출기가 받는 입력 V1은 레퍼런스 신호, V2는 출력 신호이다.

어떤 기존 신호 V1(t) 출력을 감지하는 신호 V2(t)의 위상 차(or time)이다. 그림 1에서 Φ1은 위상의 차이를 표현한 것이고 시간으로 표현하면 주기 (T_in)이고, 라디안으로 표현하면 2π임을 알 수 있다. 시간차는 아래와 같이 표현할 수 있다.

 

식 1

 

시간 차이의 비례하는 출력 신호는 전압이 될 수 있고, 전류가 될 수 있다. 두 신호의 주파수가 같다고 정하면 시간차에 비례하는 평균 출력을 내는데 이는 주기적이다.(periodic) 이는 그림 3에서 볼 수 있다.

 

 

그림 3. 출력 특성

 

주기적인 신호이기 때문에 출력 전압(또는 전류의)는 평균으로 표현해야 하는 것을 위에서 언급했고, 해당 출력은 아래와 같이 표현한다.

 

식 2

 

KPD는 PD의 이득이다 따라서 전달함수를 구할 때 PD의 이득을 구하면 된다.

 

PD 구현

 

위상 검출기는 XOR (Exclusive OR) Gate로 구현할 수 있다. XOR에 대한 진리표는 아래와 같다.

 

표 1. XOR 게이트의 진리표

V1	V2	Vout
0	0	0
0	1	1
1	0	1
1	1	0

 

여기서 V1은 위에서 언급했던 Ref 신호, V2는 출력 신호이다. 따라서 서로의 위상의 차가 다를 때 (01, 10) 일 때 Vout은 1의 출력을 가지는 것이다. xor에 대한 심볼은 아래 그림 4와 같다.

 

그림 4. XOR

 

두 신호가 주파수가 같고 위상의 차이가 있을 때(Φ1) Vout에 출력이 1임을 알 수 있다.

 

그림 5. 그림 2 입력과 출력

 

주기적인 출력은 평균으로 낼 수 있는데 위상차가 클수록 높은 평균 출력 전압이 나온다 이는 그림 6에서 알 수 있다.

 

그림 6. 입출력 특성

 

rising edge와 falling edge에서 두번 감지를 할 수 있고 전달함수는 면적을 구하는 것과 같다 시간은 Φ1/π 만큼 차지했고 그게 시간으로 따지면 Tin과 곱해지고 rising edge, falling edge때 나오니 2번 나오고, 평균을 내야하니 1/Tin으로 정규화한다. 마지막으로 1은 High값을 의미하고, 이는 출력 전압의 스윙은 V0(=VDD)임을 알 수 있다. 이에 대해 계산하면 아래 식 3과 같다.

 

식 3

 

 

식 2와 식 3을 통해 알 수 있는 것은 PD의 이득 KPD는 아래와 같음을 알 수 있다.

 

식 4

 

 

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TYPE-ⅠPLL

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아래 그림 7을 보도록한다.

 

그림 7. LPF를 포함한 PLL

 

위 그림 7을 보게 되면 아래와 같은 동작 순서를 알 수 있는데

 

(1) PD의 역할

 

Φ_REF는 크리스탈 발진기에서 나온 깨끗한 신호를 의미한다. 해당 신호는 VCO 출력과 비교를 하게 된다. (XOR)

 

(2) Loop Filter의 역할

 

Phase Detector에서 나온 출력 전압(=Phase Error에 해당하는 값)을 DC 값을 만들기 위해 LPF에 보내게 되는데 이는 적분기로 사용한다. 해당되는 LPF는 Loop Filter 라고 한다. 하지만 루프 필터를 지나 나온 DC 값은 완벽한 DC 값이 되지 못하고 이는 어느 정도의 AC 성분을 가지게 된다.

 

(3) VCO의 주파수 변화

 

Loop filter의 전압 성분은 VCO의 주파수를 일정 시간동안 변화시킨다. 이는 Φ_out을 변경시킨다.

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2022.06.27 - [회로 관련 전공/회로 과정 통합 글] - 전압제어 발진기(Voltage-Controlled Oscillator, VCO)에 대해

전압제어 발진기(Voltage-Controlled Oscillator, VCO)에 대해

 

(3)의 내용을 뒷받침할 수 있는 내용은 위 링크 마지막 부분에 설명이 되어있다.

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(4) 다시 PD로 돌아오면서(=네거티브 피드백) VCO의 출력 위상(Φ_out)이 변경 되었으니 PD의 Phase error의 평균 전압은 줄어들 것이고 반복하면서 위상을 맞춰주게 된다.

 

(5) 입력과 출력의 위상 차 (Φ_in - Φ_out = 0)가 시간적으로 일정하게 된다 일정하면 constant가 될 수 있고 90도가 될 수 있다. 

 

이는 아래의 식으로 표현이 가능하다.

 

식 5

 

위상을 미분하면 ω 임을 알 수 있고

 

식 6

 

결국 입력 주파수와 출력 주파수는 같음을 알 수 있다.

 

식 7

 

두 신호의 위상 차를 일정하게 만드는데 그 때를 Lock 되었다 표현한다.

lock의 의미는 시간 변화해도 위상차가 계속 같다를 의미함을 알 수 있다. 이에 대한 특성을 아래와 같이 표현 할 수 있다.

 

그림 8. VCO 주파수 변화에 따른 출력 위상 정렬

 

 

TYPE-Ⅰ PLL의 Dynamic Behavior - Frequency Step

 

상황 : ref 주파수가 어느 시간대에 ω1 -> ω2 로 바뀌었을 때

 

아래 그림 9를 보도록 하자.

 

그림 9. 입력 주파수 스탭을 감지하는 PLL의 파형

 

처음에는 freq를 맞추고, phase를 맞추게 된다.

주파수를 맞출때는 Frequency Acquisition(획득, 취득)이라 부르고, 위상을 맞출 때 Phase Acquisition이라 부른다.

 

주파수가 맞춰질 때 정상 상태에 들어왔기 때문에 settle down 또는 steady state 되었다고 말할 수 있다. 따라서

 

식 8

같이 되고 식 8은 아래와 같이 다시 표현 할 수있다.

 

식 9

 

TYPE-Ⅰ PLL의 Dynamic Behavior - Phase Step

 

아래 그림 10을 보도록 하자

 

그림 10.  입력 위상 스탭을 감지하는 PLL의 파형

t=t1일 때 주파수는 같지만 위상이 변하게 되었다. phase를 맞추기 위해 위상은

 

식 10

 

임으로 순간적으로 주파수를 바꿔 위상을 맞추게 된다. t=t2 일 때 Phase acquisition이 된다.

 

주파수 체배

(Frequency Multiplication)

 

주파수 체배는 아래와 같이 표현할 수 있는데.

식 11

 

여기서 M은 프로그램 가능한(Programmable) 디바이더(Divider)이다.

 

이는 그림 11과 같다.

 

 

그림 11. 주파수 체배기

 

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Type-1 의 전달 함수

 

(8월 초 중순에 추가 예정)

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발진기, VCO와 PLL에 대한 통합 내용은

2022.03.08 - [회로 관련 전공/VCO(전압 제어 발진기)] - 전압 제어 발진기(VCO)에 대한 이론 정리

전압 제어 발진기(VCO)에 대한 이론 정리

발진기에 대한 내용은

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