공통 소스, 소스 폴로워, 공통 게이트의 주파수 응답(Frequency response of Common Source, Gate and Source Follower)

이번 Chapter 6의 내용은 밀러 근사를 이용하지 않고 KCL을 통해 극점과 영점을 전부 보는 연습을 하도록 한다.
밀러 근사를 이용하는 건 Stability를 다루는 챕터에서 많이 다루도록 한다.

이번 포스팅을 이해하기 위해 필요한 선행 학습

1. 기초 회로 해석기법 (KCL, KVL 등..)

2. MOSFET의 기생 Cap 성분

3. 전달함수와 극점과 영점

 

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공통 소스(Common Source)

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드레인 노드에 KCL을 적용하여 주파수 응답을 알 수 있다.

CL은 뒷단과 연결된 커패시턴스 성분을 의미하는데 드레인-벌크 커패시턴스와 병렬로 연결되어 있다.

 

사진 1. 공통 소스에서의 KCL(CL은 그림에서 생략되어 있다.)

사진 1을 통해 소신호 해석을 통해 KCL을 구하면 아래 식 1과 같다.

식 1

식 1을 정리하고 전압이득 식으로 표현하면 아래와 같다.

 

식 2

 

영점(분자)과 극점(분모)은 0과 무한대가 되어야 하는 지점이므로 영점과 극점에 대해 표현하면 아래와 같다.

 

식 3

 

사진 2 주파수 변화에 따른 전달함수의 변화

 

공통 소스는 하나의 극점, 하나의 영점이 존재함을 알 수 있다.

 

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소스 폴로워(Source Follower)

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소스 폴로워의 기생 CAP을 고려한 회로는 사진 3과 같이 표현되어 있다.

(증명 과정은 아래에 있으니 먼저 결론부터 보도록 한다)

 

사진 3. SF와 기생캡

 

답부터 얻자면.. 아래와 같은 전압 이득을 얻을 수 있다. 여기서 소스-벌크 커패시턴스는 벌크는 대게 접지에 연결 되어 있음으로 CL과 병렬연결된 것과 동일하다.

 

식 4

 

식 4를 통해 극점과 영점은 아래 식 5로 알 수 있다.

 

식 5

이를 통해 주파수에 따른 전압 이득은 아래 사진 4와 같이 표현 가능하다.

 

사진 4. SF의 주파수 응답

 

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증명과정은 Vout 노드에 KCL을 적용하여 구할 수 있다.

 

(KVL을 통해 Vin=Vgs+Vout을 알 수 있음, 이해가 안간다면 공통 소스 증폭기 응용 포스트를 읽고 오라 또는 SF 대신호 소신호 포스팅을 통해 알 수 있다)

2021.10.13 - [전공(Major)/전자회로와 아날로그 회로설계] - 공통 소스 증폭기 개념과 응용 회로들을 알아보자

공통 소스 증폭기 개념과 응용 회로들을 알아보자

 

SF 증명 1

 

SF 증명 2

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공통 소스와 소스 폴로워를 정리하자면

 

피드백 커패시터의 영향으로 영점이 존재함을 알 수 있다.

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공통 게이트(Common Gate)

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아래와 같은 회로를 해석하도록 한다. 여기서 입력으로 인가되는 전류는 소신호 전류를 의미하는 것이다.

 

사진 5. CG 해석하기 위한 회로

 

MOS의 소스 단자에서 Nodal Analysis(기준 노드, Vx)를 통해 KCL 식 하나를 얻고 드레인 단자에서 KCL을 적용하여 계산하면 트랜스 임피던스의 값을 얻을 수 있다.

 

 

식 6

공통 게이트의 주파수 응답은 입력이(소스) 출력(드레인)으로 영향을 주지 않아 영점이 없고 두 개의 극점이 존재함을 알 수 있다.

 

식 7

 

식 7에 대해서 음수가 나옴에 당황하지 말라 왜냐하면 소신호 전류는 사실 소스 방향으로 들어가는 쪽으로 보아야 한다.이에 대한 주파수 응답은 아래와 같다.

 

사진 5

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증명 과정은 아래와 같이 된다.

 

CG 증명 1

 

CG 증명 2

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